基于FPGA的行间转移面阵CCD驱动电路设计

　　垂直转移需要V1、V2两相驱动时钟，其中V2为三电平，因为FPGA产生的信号只有‘0’和‘1’两种状态，所以需要将信号V2分解成V2HM和V2ML两个信号。V1通过一片EL7212进行驱动，配合滤波电容和钳位电路实现。

　　V2驱动器选用一片MAX4426，通过V2HM控制其电源端（将V2HM反向）。当V2HM为高的时候，MAX4426产生峰峰值9V的输出信号，当V2HM由高变低时，MAX4426的电源端被升到18V，从而产生出满足要求的三电平信号V2。电子快门脉冲电压为VAB~VAB+40V（峰峰值为40V），使用分立元件产生，具体电路的原理图如图2所示。

　　5、CCD驱动时序设计

　　KAI-0340S工作需要6路驱动信号：分别是两相水平移位寄存器时钟H1、H2；复位脉冲时钟RL；两相垂直转移时钟V1、V2（分解成V2HM和V2ML）；电子快门时钟SUB。CCD成像的一个工作周期分三个阶段：曝光阶段，行间转移阶段和水平移位阶段。CCD工作时，首先底层出现电子快门脉冲将光敏区的电荷清除，电子快门脉冲之后开始图像信号积分阶段，积分完成后V2上的高电平把光敏区的包含图像信息的电荷包转移到挡光的垂直CCD上，接下来通过V1和V2的互补时钟逐行把垂直CCD中的电荷包转移到水平CCD上，再通过H1和H2的互补时钟逐个把水平CCD上的电荷包转移到浮置扩散输出节点，进行电荷测量供后续电路处理，同时CCD又可进行下一帧图像的曝光。KAI-0340S的详细驱动时序关系参见其使用说明书。其中实现H1和H2部分程序如下：

　　本文选用的FPGA是Xilinx公司的XC2S150，一共有150，000个逻辑门，满足整个系统的所有需求；采用硬件描述语言VHDL进行逻辑设计，用ModelSim仿真，关键部分的波形见图3。

　　6、结论

　　本文的创新是：先将V2三电平进行分解，之后巧妙地利用两个驱动器和钳位电路来实现三电平阶梯波形的时序驱动；采用FPGA器件来设计行间转移面阵CCD驱动时序。系统设计完成后，由示波器测试各路输出的驱动信号，所显示的波形与仿真波形一致，得到令人满意的结果。因此本文的驱动电路设计方案能够满足的KAI-0340的性能要求，可以用来驱动行间转移型面阵CCDKAI-0340S。